18202964122
為了保持先進(jìn)制程IC的良率，“失效分析”有其相當(dāng)?shù)男枨笮浴?/strong>
現(xiàn)今IC 產(chǎn)業(yè)發(fā)展的趨勢中，先進(jìn)制程一直扮演著先軀的角色，靠著臺積電獨(dú)步全球的研發(fā)能力，使摩爾定律得以續(xù)命。而先進(jìn)制程的特點(diǎn)除了元件縮小、相同面積可塞進(jìn)更多的晶體管以外，還具有較快的反應(yīng)時(shí)間，因此采用先進(jìn)制程的IC 皆是應(yīng)用在需要大量運(yùn)算的產(chǎn)品類型上，比如手機(jī)處理器、繪圖處理器、資料中心服務(wù)器或采礦機(jī)等。
以臺積電為例，在產(chǎn)品劃分上可明顯看出此類IC 在營收中占有舉足輕重的地位。圖一即是2021 年臺積電5 大產(chǎn)品類型的占比，其中高性能計(jì)算（High Performance Computing, HPC）的營收占比不僅達(dá)37%，其增長率也高達(dá)34%，現(xiàn)今的規(guī)模與未來的成長皆相當(dāng)可觀。而不只是臺積電，為了保持先進(jìn)制程IC 的良率，“失效分析”勢必有其相當(dāng)?shù)男枨笮浴?img src="/UpFiles/202210/20221008094046956.jpg" border="0">
由于先進(jìn)制程的 IC 具備幾個(gè)結(jié)構(gòu)與材料上的特點(diǎn)，比如電路設(shè)計(jì)的復(fù)雜程度、較大的 die size、采用先進(jìn)的封裝、立體的FinFET 鰭式場效晶體管元件、特殊的 metal 與介電材質(zhì)等等，相較于傳統(tǒng)制程的設(shè)計(jì)，再增加失效分析上的難度。借著新型機(jī)臺誕生與分析技術(shù)的開發(fā)，閎康科技已在先進(jìn)制程分析上掌握關(guān)鍵技術(shù)，以下將針對各種分析技術(shù)一一說明。
Solid Immersion Lens（SIL）是一半球型高折射率的固態(tài)材料固定在鏡頭前方，拍攝時(shí)需貼附在樣品上，其目的是在增加數(shù)值口徑（Numerical Aperture, NA），即增加集光力，進(jìn)而提高解析度，達(dá)成先進(jìn)制程精密定位之要求，提升后續(xù)尋找缺陷的成功率。圖二說明SIL 的原理，借著半球型的SIL 擴(kuò)展了集光的角度，也就是增加了NA 值，另外從spot size 的公式也可清楚地了解到，配備SIL 的鏡頭具有較小的spot size，可辨認(rèn)更小的尺寸，因此傳統(tǒng)鏡頭的物鏡倍率只能到100 倍，而SIL 鏡頭的倍率可高達(dá)350 倍，解析能力立刻比傳統(tǒng)的定位方式提升3.5 倍，圖三即顯示了此鏡頭的優(yōu)異性，即便是5nm 的產(chǎn)品，也可清楚地定位到單一元件。 
研磨技術(shù)
在集成電路失效分析的流程中，定位完成后通常是進(jìn)行去層的樣品制備，但制程越來越小，金屬介電層（inter-metal dielectric, IMD）也越來越薄，每一層的去除考驗(yàn)著人員的經(jīng)驗(yàn)與細(xì)心，另外緩沖層氮化鉭（TaN）與低介電常數(shù)介電層的使用造成了嚴(yán)重研磨的層差，使得觀察范圍變得非常狹窄。靠著閎康科技研發(fā)團(tuán)隊(duì)鍥而不舍的精神，研發(fā)出特殊化學(xué)配方，可以解決層差的問題，終于讓觀察范圍擴(kuò)大幾百 um 的大小。
晶背減薄在亮點(diǎn)定位上是常用的手法，尤其先進(jìn)制程的金屬層高達(dá)十幾層，不易由芯片正面測得亮點(diǎn)，而封裝的方式也常采用覆晶式（flip-chip）的架構(gòu)，再加上先進(jìn)制程的發(fā)光效率不若傳統(tǒng)制程，所以晶背亮點(diǎn)使用得非常頻繁。當(dāng)然晶背減薄在先進(jìn)制程上成為必經(jīng)的樣品制備手段，但是當(dāng)晶背厚度到了100um 以下時(shí)，芯片的翹曲（warpage）便會(huì)產(chǎn)生，研磨上的應(yīng)力就易造成 die crack （晶粒破裂）的問題。閎康科技的自動(dòng)研磨機(jī)臺可以依芯片的翹曲程度自動(dòng)調(diào)整，減少制備失敗的風(fēng)險(xiǎn)、增加研磨的平坦度，更重要的是，此自動(dòng)研磨機(jī)具有量測厚度的功能，可以精準(zhǔn)將厚度控制在1um 的范圍內(nèi)。前文提及的 SIL 鏡頭對芯片厚度是有要求的，因此 SIL 鏡頭和自動(dòng)研磨機(jī)是非常速配的組合，甚至未來到了需要用到晶背可見光定位技術(shù)的時(shí)候，芯片必須降至低于5um 這么薄的厚度，此時(shí)更非自動(dòng)研磨機(jī)不可了。除了應(yīng)用于晶背研磨，其它諸如芯片正面與封裝結(jié)構(gòu)皆可運(yùn)用，應(yīng)用極其廣泛。
在芯片去層的方法中，除了手動(dòng)研磨以外，P-FIB delayer（去層）是另外一種選擇，P-FIB 是利用氙離子進(jìn)行大范圍的平面蝕刻，最大可達(dá)200um x 200um，它除了可符合平坦度的要求以外，最重要的一點(diǎn)是它可降低積碳的現(xiàn)象。
所謂積碳是指樣品在處理過程中，會(huì)經(jīng)過化學(xué)藥劑和研磨液的處理、沾染一些微不可見的臟污，這些非樣品本身的外來物主要是碳?xì)浠衔锏慕M成，即便在清潔后，多少還是會(huì)在芯片上殘留。例如在SEM 下經(jīng)過電子束的照射，碳?xì)滏I結(jié)被打斷，在樣品上濺鍍碳的污染物。這個(gè)非預(yù)期的濺鍍層不但會(huì)干擾觀察，更會(huì)影響后文將提及的納米探針（nano-probe）的接觸，因此先進(jìn)制程中如果要進(jìn)行nano-probe 的話，P-FIB delayer 是絕對必要的一個(gè)步驟。
圖五 先進(jìn)制程利用 P-FIB delayer 的范圍與顯示的 via 層
EBAC（Electron Beam Absorbed Current）
數(shù)位電路為了在測試時(shí)就能篩選出問題，會(huì)在電路上加進(jìn) DFT（design for test）的設(shè)計(jì)，經(jīng)過此測試會(huì)得出可能的失效路徑叫做 scan path，此缺陷可能產(chǎn)生在此路徑上的任何位置，此路徑經(jīng)由interconnect 即metal / via 的走線傳遞訊號，傳統(tǒng)上通常會(huì)采取逐層去除、逐層觀察的方式找出缺陷，可想而知，這種土法煉鋼的方式隨著觀察區(qū)域變大、線徑縮小，成功率將大幅下降。
為了測定出確切的缺陷位置，最有效的方式是在動(dòng)態(tài)測試時(shí)進(jìn)行亮點(diǎn)定位，最常見的有 LVP（laser voltage probing）與 TRE（time-resolved emission），但此類驗(yàn)證方式對大多數(shù)公司來說花費(fèi)昂貴，而EBAC 既然可以顯示出interconnect 的繞線路徑，那么此技術(shù)就有可能找出繞線的缺陷，抓出scan fail 的故障真因。因此，如果能從測試中先找出有問題的訊號，即可利用EBAC 在此訊號對應(yīng)到的metal line 上扎針，定位出可能的缺陷位置，在數(shù)位電路上的失效分析不失為一項(xiàng)利器，尤其是運(yùn)用在更先進(jìn)的制程上。
圖六 EBAC可以顯示與扎針處相連如迷宮般的 metal 走線
EBIRCH（Electron Beam Induced Resistance Change）
EBIRCH 跟OBIRCH （Optical Beam Induced Resistance Change）的差別在于其激發(fā)源為電子束，而非紅外光，除此之外原理皆相同，從此便可了解到既然是以電子束為激發(fā)源，那么其解析度就比OBIRCH 來得優(yōu)異。OBIRCH 是下針在die PAD，進(jìn)行芯片里缺陷的定位，此時(shí)還不知道缺陷在何處；而EBIRCH 必須事先知道有問題的訊號線，才可下針在對應(yīng)的metal line 或via / contact 上，在此前提下可定出精準(zhǔn)的缺陷位置，與layout 搭配判斷后，即可繼續(xù)進(jìn)行樣品置備與物性的觀察了。
Nano-probe納米探針量測
在去層到底層后，有時(shí)還找不到缺陷，擔(dān)心繼續(xù)下去看不到失效點(diǎn)，平白浪費(fèi)一個(gè)樣品嗎？那么使用nano-probe 直接量測元件的電性行為，確認(rèn)漏電路徑后便可輕松擬定后續(xù)的PFA 步驟。Nano-probe 在SRAM cell 的量測也是不可或缺的工具，雖說直接以plan-view TEM 查找缺陷是個(gè)快捷的路徑，但以閎康科技在FinFET SRAM 分析將近百顆的經(jīng)驗(yàn)，有不少的案例是PV TEM 不易看出的，此時(shí)借助nano-probe 電性的量測才能判斷出異常的位置，進(jìn)而做出正確截面位置的選擇。
Nano-probe 有兩種機(jī)型，分別是AFM-based 與SEM-based，閎康在AFM-based nano-probing 經(jīng)營多年，累積了豐富的經(jīng)驗(yàn)，已積存了非常可觀的nano-probing + PFA 分析資料庫。目前量測到12nm FinFET 的成功率接近百分之百，以AFM-based nano-probe 量測的好處是操作效率高，沒有電荷累積造成電性飄移的問題，對大多數(shù)公司來說仍是首選的機(jī)臺。隨著制程演進(jìn)到7nm 以下，AFM-based nano-probe 面臨到機(jī)臺的極限，此時(shí) SEM-based nano-probe 便可派上用場。目前閎康與各國際大廠合作，已然量測到5nm 的產(chǎn)品，為其它想要進(jìn)入7nm / 5nm 制程領(lǐng)域的廠商鋪墊了穩(wěn)固的基石。
由于FinFET 元件過小，即便已確認(rèn)缺陷所在位置，也無法用FIB 邊切邊找缺陷的方式來進(jìn)行，一方面是解析度的問題，另一方面也可能是缺陷過小而有所遺漏，因此較適合利用高解析度TEM 來觀察。以TEM 觀察的方式會(huì)分成兩步驟，第一是先執(zhí)行PV TEM 做大范圍的觀察與確認(rèn)缺陷位置，第二才是針對可疑的缺陷執(zhí)行XS TEM，雖然分了兩道工序，但是大大地提高了分析成功率。此兩步驟的TEM 觀察法既觀察到了平面，也檢視了截面，故稱之為 3D TEM，此法大量地運(yùn)用在FinFET 制程上，是整道total-solution FA 的最后關(guān)鍵。
圖十二 左圖為 FinFET 的平面示意圖，以 PV TEM 觀察后，選定好切面的位置再轉(zhuǎn)切 XS TEM，右圖為 X 方向的切面示意圖，目的主要是觀察 gate oxide（閘極氧化層）的問題
